`timescale 1ns / 1ps
//////////////////////////////////////////////////////////////////////////////////
// Company: 
// Engineer: 
// 
// Create Date: 2025/10/18 19:30:54
// Design Name: 
// Module Name: counter3a
// Project Name: 
// Target Devices: 
// Tool Versions: 
// Description: 
// 
// Dependencies: 
// 
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// 
//////////////////////////////////////////////////////////////////////////////////


module counter3a(
input wire clr,
input wire clk,
output reg[2:0]Q
);
 
always@ (posedge clk or posedge clr)
    begin 
        if(clr==1)
            Q<=0;
        else
            Q<=Q+1;
    end 
endmodule
